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       參加DFP 設計課程將幫助您創(chuàng)建更多的高性能設計。這一課程將幫助您利用更小規(guī)�；蚋退俣燃墑e的FPGA 中實現您的設計，進而降低系統(tǒng)成本。通過掌握本課程中介紹的工具和設計方法及調試流程，您將能夠更快地創(chuàng)建您的設計、縮短開發(fā)調試時間，進而降低開發(fā)成本。這一課程建立在 FPGA 設計基礎課程中所講述的原理之上，并包含6 個實驗。

        ?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 在 FPGA 設計原理課程中所教授的技能或系列器件架構中的類似知識
        ?? 與軟件工具流程和全局時序約束相關的某些經驗?? 基本的 HDL 知識(VHDL 或Verilog)
        ?? 基本的 HDL 知識(VHDL 或Verilog)

        ?? 通過 Coding Style 有效控制HDL 代碼以及底層硬件的生成方式，在項目前期階段考慮對代碼對性
            能的影響        
        ?? 使用 CORE Generator 工具創(chuàng)建優(yōu)化的內核
        ?? 通過優(yōu)化系統(tǒng)時鐘域的管理，提高系統(tǒng)的穩(wěn)定性及可靠性
        ?? 通過使用時序報告來分析設計性能，找出失敗的時序路徑，通過優(yōu)化代碼，加強全局或局部時序約
            束，達到時序收斂，提升系統(tǒng)穩(wěn)定性
        ?? 同步設計技巧

        實驗1． 數字時鐘管理單元
        調用 Coregen 定制DCM，將DCM 例化到HDL 設計中。
        實驗2． 綜合技術
        體驗不同的綜合選項并觀察結果�？蔀橐韵戮C合工具提供三種此類實驗：SynplicitySynplify Pro， 
        Precision RTL， 或 Xilinx XST 綜合工具。
        實驗3． CORE Generator System
        創(chuàng)建一個內核，將內核例化到VHDL 或Verilog 源代碼中，并進行行為級仿真驗證。
        實驗4． 全局時序約束
        采用約束編輯器來敲入全局時序約束.
        實驗5． 時序收斂
        檢查時序報告并輸入專門路徑時序約束以滿足性能目標。